APECS-Pilotlinie: Demos & Applikationslösungen

Der Demonstrator veranschaulicht, wie moderne HPC-Systemmodule in realen Anwendungen implementiert werden können. Er bietet eine Plattform zur Demonstration und Weiterentwicklung hybrider Packaging-Lösungen in der Elektronik. Der Demonstrator basiert auf einem Silizium-Interposer, der mit mehreren Rechen- und Beschleunigungseinheiten sowie Hochbandbreiten-Speicher (HBM) ausgestattet ist. Der Einsatz von Hybridbonding und hochdichten Interposern ermöglicht die Integration von mehr als 5 Chiplets. Damit stellt er einen wichtigen Schritt in der Integration von High-Performance Computing (HPC) und künstlicher Intelligenz (KI) in moderne elektronische Systeme dar. Die ganzheitliche Entwicklung des Demonstrators wird vom Fraunhofer IIS verantwortet.

Beiträge des Fraunhofer IPMS zum Demonstrator:

Wir beschäftigen uns in enger Abstimmung mit dem Fraunhofer IZM-ASSID mit der Interposer-Technologie innerhalb des Demonstrators. Interposer sind miniaturisierte Leiterplatten auf Siliziumbasis, die verschiedene Chips (z. B. Prozessoren, Speicher) elektrisch miteinander verbinden. Ultra-high density (UHD)-Interposer sind besonders wichtig für moderne Anwendungen wie High-Performance Computing, künstliche Intelligenz und Internet of Things (IoT), wo hohe Verarbeitungsleistung und Energieeffizienz erforderlich sind.

• Herstellung von verschiedenen, fortschrittlichen Optionen für Interposer-UHD-RDL (ultra-high density redistribution layer) mit L/S <1 µm, feinen Pitch-Verbindungen und der Herstellung von Through-Silicon-Vias auf 300-mm-Waferlevel
• Passive Bauelemente wie Kondensatoren bis zu 1µF und Widerstände bis zu MOhm werden in diese Interposer integriert

Moderne Sensoren werden je nach Funktion mit verschiedenen Prozessen und Materialien hergestellt (CMOS, Post-CMOS, III-V oder MEMS). Die Integration von Komponenten aus unterschiedlichen Kategorien ist technologisch herausfordernd und häufig nicht in einem einzigen Prozessumfeld möglich. Der Demonstrator für ein Multi-Material-Hochleistungs-Sensorsystem zeigt daher die Fähigkeiten der APECS-Pilotlinie in den Bereichen Design, Prozessierung und Integration von modularen, hochleistungsfähigen Sensorsystemen.

Der Demonstrator kombiniert Multi-Material-Sensor-Chiplets mit heterogenen Systeminterposern und fortschrittlichen Sensorfrontends. Zusätzlich können neuromorphe Beschleuniger integriert werden, um maximale Energieeffizienz und geringe Latenz zu erreichen. Diese Kombination von Technologien ermöglicht die Entwicklung vielseitiger und intelligenter Sensorsysteme, die für eine Vielzahl von Anwendungen geeignet sind. Die ganzheitliche Entwicklung des Demonstrators obliegt dem Fraunhofer ISIT.

Beiträge des Fraunhofer IPMS zum Demonstrator

• Entwicklung eines generischen Beschleuniger-Interfaces zur Integration in verschiedenen Sensoranwendungen
• Entwicklung eines QMI-integrierten akustischen Sensor-Chiplets

Zur Darstellung der Fähigkeiten der APECS-Pilotlinie im Bereich RF-Integration werden drei Demonstratoren aufgebaut. Diese werden verschiedene Chiplets kombinieren. Chiplets sind modulare, wiederverwendbare Hardware-IPs, die als Bausteine in komplexen Systemen verwendet werden. Sie ermöglichen die Integration von unterschiedlichen Funktionen und Technologien in einem einzigen System.

Folgende Chiplets werden in den Demonstratoren kombiniert:

• InP-Chiplets auf SiGe-BiCMOS
• mHEMT H-Band LNA-Chiplets
• SiGe-BiCMOS Mixed-Signal-Chiplets

Die Chiplets werden speziell darauf angepasst, um in Radarmodulen verwendet zu werden. Die Entwicklung der ganzheitlichen Demonstratoren ist Aufgabe des Ferdinand-Braun-Instituts, Leibniz-Institut für Höchstfrequenztechnik.

Beiträge des Fraunhofer IPMS zum Demonstrator

Wir sind Teil des Demonstrators "SiGe-BiCMOS Mixed-Signal-Chiplets": Einem D-Band-Radartransceiver-Modul mit einem BiCMOS-Radar-Chiplet und einem RF-Glasinterposer mit aufgebrachten Antennenstrukturen.

• Chiplets für eine D-Band-Kommunikationsschnittstelle eines Radar-Chiplets und eines Radarmoduls werden jeweils auf schematischer und Layout-Ebene angepasst und optimiert, um in einem Fan-out Wafer level packaging integriert zu werden.
• Chiplets mit einer 22nm FDSOI-CMOS-Halbleitertechnologie für ADC (Analog digital converter)